Transistor cell의 scaling challenges - 전압 측면

오늘은 cell transistor를 scaling 하는 방법에 대해 알아보겠습니다.

 

왜 해야 할까요?

 

1T1C구조의 cell

저번에 본 것처럼 DRAM NAND와 같은 메모리반도체는 전류의 leakage가 있으면 안됩니다.

즉, capacitor에 저장된 전하를 잘 저장하고 있어야 합니다.

 

하지만, 메모리를 중심으로 생각하여 cell transistor를 만들게 되면, 

그만큼 동작속도가 느려진다는.. trade-off관계입니다.

 

동작속도가 느려질 경우 빠른 연산을 해야 하는 시스템 반도체에서 bottle neck현상이 발생할 수 있습니다.

 

따라서 이 타협점을 엔지니어가 잘 정해서 설계해야 합니다.

 

그러면 cell transistor에서 어떤 파라미터 값을 바꿀 수 있는지 알아보겠습니다.

1. Voltage scaling

2. Oxide scaling

3. channel length scaling

4. 구조 바꾸기 

등의 방법이 있습니다.

 

오늘은 1번의 방법에 대해 깊이 배워보겠습니다.

나머지는 따로 다루겠습니다!

 

 

1. Voltage scaling

먼저 전압을 인가하는 방식입니다.

주의 깊게 보시면 될 부분이 p-well에 -0.5V, gate에 -0.5V를 인가한 것입니다.

 

1. p-well에 -0.5V를 인가한 이유를 설명하겠습니다.

두 가지 이유가 있습니다. 

1. Soft error에 의한 손실을 막기 위해.

트랜지스터를 가만히 놔두게 되면, 외부 방사선에 의해 capacitor에 있는 양의 전하자리를 전자가 채우게 됩니다.

이를 막기 위해 p-well에 음의 전압을 가해주면 외부 방사선에 의한 전자를 막아줍니다. 

그렇게 leakage를 줄일 수 있습니다.

2. p-well은 P형 이기 때문에 -전압을 거는 것은 역방향 전압을 인가한 것입니다.

그렇게 되면 Depletion width가 커지게 됩니다. 

이는 Vth를 높이게 됩니다. 

Vth가 높다는 것은 word line에 더 큰 전압을 인가해야 channel이 형성된다는 의미이고, 

이는 전류가 흐를 channel을 형성하기 힘들게 하는 것이라 전류 손실을 줄입니다.

하지만, 더 큰 전압을 gate에 가해줘야 하기 때문에 속도 측면에서는 성능이 안좋아지죠..

 

2. Word line에 -0.5V를 인가한 이유를 설명하겠습니다.

이는 추가적으로 알아야 할 내용이 있는데요, 

소자의 크기가 작아지면서 source, drain 사이의 거리가 좁아집니다.

이로 인해 depletion 영역이 겹치게 되고, 

transistor의 Vt를 내려버리죠...

Short channel effect라고도 부릅니다. 

그래서 P-well에 도핑농도를 높여서

depletion width를 작게 하여

source와 drain의 depletion 영역이 겹치지 않도록 만들어 줍니다.

 

하지만 이러면 또 문제가 있습니다. 

Ioff는 줄이지만 p-well과 (source, drain) 사이에 공핍층이 너무 얇아지면서

전자가 tunneling 해버립니다. 

 

이러한 이유로 인해 word line에 off 상태를 0V가 아닌 -0.5V를 인가합니다.

이럴 경우 Vt가 낮아져도 off current가 낮아지기 때문에 p-well의 도핑농도를 높이지 않아도 됩니다. 

어렵죠? 

그림으로 볼게요

1번 그래프에서 2번 그래프로 변할 때 Vt가 감소했습니다. 

이때 0V를 off 상태로 생각하면, 전류가 노란색 표시만큼 흐르는 것을 확인할 수 있습니다.

하지만, off 상태 전압을 -0.5V로 지정해 주면 빨간색 표시만큼으로 off current가 감소합니다.

따라서 Vt가 감소해도 off current가 증가하지 않고,

p-well에 도핑농도를 올리지 않아도 되기 때문에 juction leakage 또한 줄일 수 있습니다.

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다음 포스팅에서는 oxide에 관한 내용과

트랜지스터 구조적인 측면에서 scaling을 설명하겠습니다!